Comment un MOSFET commute : l’effet de champ

Chaque porte d’un processeur est construite à partir d’interrupteurs, et cet interrupteur est presque toujours un MOSFET : un transistor à effet de champ métal-oxyde-semi-conducteur. C’est l’objet le plus fabriqué de l’histoire — une seule puce haut de gamme en contient des dizaines de milliards, et l’Apple M2 Ultra sur lequel ce site a été écrit en compte 134 milliards. Il n’a aucune pièce mobile et ne consomme presque aucun courant sur son entrée de commande : il est commandé par un champ électrique qui agit à travers un isolant, d’où son nom.

Le niveau des composants, au-dessus, traite le MOSFET comme un interrupteur idéal et en tire des portes CMOS (voir Le transistor comme interrupteur et Construire des portes en CMOS). Ce chapitre regarde à l’intérieur : comment une tension sur une électrode transforme une bande de silicium d’isolant en conducteur, pourquoi elle ne se coupe jamais tout à fait, et comment les limites de cette physique ont mis fin à trente ans d’accélérations faciles.

La structure

Prenons le MOSFET à canal n (NMOS). Il est construit sur du silicium de type p, le silicium dopé du chapitre précédent, avec trois bornes sur le dessus :

• deux régions fortement dopées de type n, la source et le drain, à faible distance l’une de l’autre ;
• entre elles, sur le silicium, une couche isolante très mince, l’oxyde de grille ;
• sur l’oxyde, une électrode conductrice, la grille. Elle était à l’origine en aluminium (le « métal » du nom), puis en polysilicium dopé pendant des décennies, et elle est redevenue métallique depuis 2007.

La distance de la source au drain sous la grille est la longueur de canal L ; la largeur du dispositif, en travers, est W.

Sans tension sur la grille, source et drain sont des îlots de type n dans une mer de type p. Le chemin de l’un à l’autre traverse deux jonctions p-n dos à dos, et quel que soit le sens de la tension, l’une d’elles est polarisée en inverse. Aucun courant ne passe : l’interrupteur est ouvert (bloqué).

La grille est un condensateur

La grille, l’oxyde et le silicium en dessous forment un condensateur plan, comme dans le premier chapitre. Sa capacité par unité de surface vaut :

C_ox = ε_ox / t_ox

où tox est l’épaisseur de l’oxyde et ε_ox = 3,9 ε₀ pour SiO₂. Dans les années 2000, les oxydes sont descendus à environ 1,2 nm :

eps0 = 8.8541878128e-12
def cox(t, er=3.9):
    return er * eps0 / t            # F/m²
for t in (100e-9, 10e-9, 2e-9, 1.2e-9):
    print(t * 1e9, "nm:", cox(t) * 100, "µF/cm²")
# 100 nm: 0.035   10 nm: 0.35   2 nm: 1.73   1.2 nm: 2.88 µF/cm²

Un oxyde plus mince, c’est plus de capacité, donc plus de charge pour la même tension de grille. C’est cette charge qui forme le canal : un oxyde plus mince donne un transistor plus fort. Il donne aussi beaucoup de travail aux ingénieurs, comme on va le voir.

L’inversion : créer un canal

Montons maintenant la tension de grille VGS (mesurée par rapport à la source) au-dessus de zéro :

1. Déplétion. La grille positive repousse les trous, porteurs majoritaires du type p, de la surface située juste sous l’oxyde. Il y reste les ions bore fixes, négatifs : une couche de déplétion, comme dans une jonction p-n. Toujours pas de conduction.
2. Inversion. Augmentez encore la tension : la surface commence à attirer les rares électrons du silicium de type p (les porteurs minoritaires), ainsi que des électrons de la source et du drain voisins. Au-delà d’une certaine tension, les électrons sont plus nombreux que les trous en surface : cette couche mince, épaisse de quelques nanomètres, est devenue de type n. On l’appelle couche d’inversion, et elle relie la source au drain par un chemin continu de type n — le canal. L’interrupteur est fermé (passant).

La tension de grille à laquelle le canal se forme est la tension de seuil VT, quelques centaines de millivolts dans les transistors logiques modernes. Au-dessus du seuil, la charge du canal croît proportionnellement à la tension supplémentaire, la surtension (overdrive) VGS − VT :

Q_canal ≈ C_ox × (V_GS − V_T) par unité de surface

Combien d’électrons cela fait-il ? Prenons un oxyde ayant la capacité de 1 nm de SiO₂, 0,5 V de surtension, et une petite grille de 20 nm × 20 nm :

e = 1.602176634e-19
Q = cox(1e-9) * 0.5                         # C/m²
print(Q / e / 1e4)                          # 1.08e+13 electrons per cm²
print(Q * (20e-9 * 20e-9) / e)              # 43 electrons

Environ 10¹³ électrons par cm² — et, sous une grille de 20 × 20 nm, seulement une quarantaine. Un transistor moderne commute un courant porté par quelques dizaines d’électrons à la fois.

Le transistor PMOS en est l’image miroir : source et drain de type p dans du silicium de type n, un canal de trous, et une mise en conduction par une tension de grille inférieure à celle de la source. La logique CMOS associe les deux pour que l’un soit bloqué chaque fois que l’autre conduit ; c’est le sujet du niveau des composants.

Le courant à l’état passant

Une fois le canal formé, une tension entre drain et source y fait circuler un courant. En gros :

• le courant est proportionnel à W/L : un canal plus large, c’est plus de voies en parallèle ; un canal plus court, un trajet plus court ;
• il augmente avec la surtension. Pour les canaux longs, le modèle classique donne I ∝ (VGS − VT)². Dans les canaux courts d’aujourd’hui, les électrons atteignent une vitesse de dérive maximale — environ 10⁷ cm/s dans le silicium — et la dépendance devient plus proche d’une droite ;
• il est proportionnel à la mobilité des porteurs, et c’est pourquoi le PMOS, dont les trous sont environ trois fois moins mobiles que les électrons, doit être plus large pour le même courant. Depuis la génération 90 nm (2003), les puces contraignent volontairement le réseau cristallin du silicium pour augmenter la mobilité.

Pour faire basculer une porte, ce courant charge ou décharge la capacité des portes et des fils suivants. Plus de courant, moins de capacité, et moins de tension à faire varier : c’est toute la vitesse d’un transistor.

Bloqué n’est pas coupé : la fuite sous le seuil

Sous le seuil, le canal ne disparaît pas d’un coup. Il reste une petite barrière d’énergie entre la source et le canal, et quelques électrons de la source sont assez énergétiques pour la franchir. Comme pour la diode, leur nombre suit un facteur de Boltzmann, donc le courant sous le seuil décroît exponentiellement quand la tension de grille baisse :

I ∝ exp(q(V_GS − V_T) / nkT)

La grille ne contrôle la barrière qu’en partie — à travers la capacité de l’oxyde, en concurrence avec la capacité de déplétion en dessous —, et n ≥ 1 traduit cette perte. La raideur se mesure par la pente sous le seuil S (subthreshold swing) : le nombre de millivolts de tension de grille nécessaires pour changer le courant d’un facteur dix. Même avec un contrôle parfait de la grille (n = 1) :

S = (kT/q) × ln 10

import math
k = 1.380649e-23
for T in (77, 300, 358):
    print(T, "K:", k * T / e * math.log(10) * 1000, "mV/decade")
# 77 K: 15.3   300 K: 59.5   358 K (85 °C): 71.0 mV/decade

À température ambiante, aucun MOSFET ne peut se bloquer plus vite que 59,5 mV par décade de courant ; les vrais font un peu moins bien, et une puce chaude encore moins bien. Ce n’est pas une insuffisance technique. Cela vient de la distribution d’énergie thermique des électrons eux-mêmes, et le seul bouton de la formule, c’est la température.

Cette limite a une conséquence brutale. Le courant à VGS = 0 (le courant « bloqué ») est le courant au seuil divisé par 10 pour chaque tranche de S millivolts de VT :

for VT in (0.2, 0.3, 0.4):
    print(VT, [10 ** (-VT / S) for S in (0.060, 0.070)])
# 0.2 V: 4.6e-04, 1.4e-03   0.3 V: 1.0e-05, 5.2e-05   0.4 V: 2.2e-07, 1.9e-06
print(10 ** (0.1 / 0.07))   # 27: lowering VT by 100 mV at 70 mV/dec

Avec S = 70 mV/décade, chaque tranche de 100 mV retirée au seuil multiplie le courant bloqué par environ 27. Multipliez un petit courant de fuite par des dizaines de milliards de transistors, et il devient une part importante de la consommation d’une puce, dépensée à ne rien faire. VT ne peut donc pas descendre beaucoup sous 0,2–0,3 V. Et la tension d’alimentation doit rester bien au-dessus de VT pour que le transistor conduise franchement. Cela bloque la tension d’alimentation vers 1 V — et, comme le montre la section suivante, cela a clos une époque.

La loi d’échelle de Dennard

En 1974, Robert Dennard et ses collègues d’IBM ont publié la recette qui a porté l’industrie pendant trente ans. Réduisez toutes les dimensions d’un transistor d’un facteur κ — longueur, largeur, épaisseur d’oxyde — et baissez la tension du même κ : les champs électriques à l’intérieur restent les mêmes (réduction à champ constant). Alors :

Chaque génération, à peu près tous les deux ans, donnait deux fois plus de transistors, chacun 40 % plus rapide, pour la même puissance par millimètre carré. La loi de Moore fournissait les transistors ; la loi de Dennard les rendait gratuits à faire tourner. Les fréquences d’horloge sont passées de quelques MHz à 3,8 GHz pour le Pentium 4 en 2004.

Cela s’est arrêté vers 2005, parce que deux choses ont cessé de diminuer :

• la tension de seuil, bloquée par la limite de 60 mV par décade ci-dessus, et avec elle la tension d’alimentation ;
• l’oxyde de grille, qui vers 1,2 nm — une poignée de couches atomiques — laissait passer le courant tout droit par effet tunnel quantique, comme le calcule le dernier chapitre.

Continuez à réduire les dimensions sans réduire la tension, et le tableau change. La capacité baisse toujours de 1/κ et la fréquence pourrait augmenter de κ, mais V² reste le même : la puissance par transistor reste constante alors que la densité double, donc la puissance par surface double à chaque génération. Les puces ont atteint la limite de ce qu’un dissipateur peut évacuer — le mur de la puissance (power wall). Intel a annulé son Pentium 4 à 4 GHz en 2004, et l’industrie s’est tournée vers plusieurs cœurs par puce plutôt que vers des cœurs plus rapides. Vingt ans plus tard, les puces de bureau les plus rapides montent à environ 6 GHz, là où la tendance de Dennard seule les aurait menées bien plus loin.

Tanenbaum décrit ce moment dans son premier chapitre, mais le présente comme une hausse de la fréquence qui « demande » une tension plus élevée. La cause profonde est celle ci-dessus : la tension a cessé de baisser alors que tout le reste continuait de rétrécir. Le livre indique aussi que le CMOS fonctionne vers 1,5 V. C’est désormais le haut de la fourchette : les cœurs modernes tournent bien en dessous de 1 V quand ils travaillent efficacement, et n’approchent 1,4 V qu’aux fréquences de pointe des puces de bureau.

Garder la grille aux commandes

Le raccourcissement du canal a amené un autre problème. Quand source et drain sont très proches, le champ électrique du drain pénètre dans le canal et abaisse lui-même la barrière de la source (abaissement de barrière induit par le drain, DIBL). La grille perd le contrôle, et le transistor fuit même quand la grille dit « bloqué ». Le remède est toujours le même : mettre plus de grille autour de moins de canal.

• Grille métallique high-k (2007). Remplacer SiO₂ par un oxyde à base de hafnium, de permittivité environ 20 à 25 au lieu de 3,9. La même capacité que 1 nm de SiO₂ — une épaisseur d’oxyde équivalente de 1 nm — demande alors 5 à 6 nm de matériau réel, assez épais pour bloquer l’effet tunnel. Intel l’a introduite en 45 nm, avec une grille métallique à la place du polysilicium.
• FinFET (2011). Dresser le canal en une ailette verticale mince (fin) et envelopper la grille sur son sommet et ses deux flancs. Trois côtés de contrôle au lieu d’un. Intel l’a livré le premier en 22 nm (sous le nom de tri-gate) ; le reste de l’industrie a suivi en quelques années.
• Grille enveloppante (2022–2025). Découper le canal en nanofeuillets horizontaux empilés, et entourer chacun de grille sur ses quatre côtés (gate-all-around). Samsung l’a livrée sur son nœud 3 nm en 2022 ; le N2 de TSMC et le 18A d’Intel (qui l’appelle RibbonFET) ont suivi en 2025.

La recherche se poursuit avec des FET complémentaires qui empilent le NMOS et le PMOS l’un sur l’autre, et avec des transistors qui pourraient battre les 60 mV/décade grâce à une autre physique — l’effet tunnel au lieu de l’émission thermique par-dessus une barrière. Aucun n’est en production.

Les noms de nœuds ont perdu leur sens littéral depuis longtemps. Jusqu’aux années 1990, un procédé « 0,35 µm » avait des grilles d’environ 0,35 µm de long. Les « 3 nm » et « 2 nm » d’aujourd’hui sont des étiquettes de génération : aucun motif de la puce ne mesure 3 nm. Ce qui tient encore à peu près, c’est la tendance : chaque étape nommée loge plus de transistors par millimètre carré.

À retenir

• Un MOSFET est commandé par un champ à travers l’oxyde de grille, qui forme avec le silicium un condensateur : C_ox = ε/tox, soit 2,9 µF/cm² pour 1,2 nm de SiO₂.
• Une tension de grille au-dessus du seuil VT inverse la surface sous l’oxyde et crée un canal conducteur entre source et drain. Sous une grille de 20 × 20 nm, ce canal ne contient que quelques dizaines d’électrons.
• Sous le seuil, le courant décroît exponentiellement sans jamais s’annuler. La pente sous le seuil ne peut pas être plus raide que (kT/q) ln 10 = 59,5 mV par décade à 300 K : baisser VT de 100 mV multiplie la fuite par 25 à 50 environ.
• La loi de Dennard réduisait dimensions et tension ensemble, pour plus de transistors, plus rapides, à densité de puissance constante. Vers 2005, tension et épaisseur d’oxyde ont cessé de baisser, la densité de puissance a grimpé, et les fréquences ont plafonné : le mur de la puissance.
• Le contrôle de la grille a été restauré par les grilles métalliques high-k (2007), les FinFET (2011) et les nanofeuillets à grille enveloppante (2022–2025). Les noms de nœuds comme « 3 nm » ne mesurent plus rien.